Sari la conținutul principal
Vezi AGIR — Asociația Generală a Inginerilor din România ISSN-L 1224-7928 · Online ISSN 2247-3548
Sigla AGIR
Buletinul AGIR
Revistă științifică trimestrială · din 1919
Indexată în baze de date internaționale EBSCOhost — EBSCO Publishing Inc. Index Copernicus International
Indexată în EBSCOhostIndex Copernicus International
Buletinul AGIR · nr. 2/2018

ASUPRA UNOR BREȘE DE SECURITATE ÎN MICROPROCESOARELE ACTUALE

Prof. univ. dr. ing. Lucian N. VINȚAN pag.55

Buletinul AGIR nr. 2/2018 · Anul XXIII

Articolul complet (PDF)

Rezumat

Acest articol analizează recent descoperitele vulnerabilități de securitate hardware, numite Meltdown și Spectre, în cadrul unor microprocesoare comerciale actuale. Autorul a încercat să deducă și să prezinte cauzele profunde, intrinseci, ale acestor vulnerabilități de proiectare hardware. Una dintre cauzele esențiale constă în faptul că instrucțiunile tranzitorii – procesate Out of Order respectiv în mod speculativ de microprocesoarele superscalare actuale – pot aloca, din păcate, date privilegiate în cache-urile CPU. Aceste date secrete pot fi aflate ulterior de către un alt fir de execuție al programului atacator. Autorul pune, în premieră, și o problemă deschisă, anume dacă procesarea speculativă a unor instrucțiuni subsecvente celei care accesează cache-urile cu mapare directă, nu ar putea constitui o altă breșă de securitate în unele microprocesoare actuale.

Cuvinte cheie: Microprocesor superscalarProcesare Out of OrderPredicția branch-urilorProcesare speculativăMemorie virtualăMecanisme hardware de asigurare a securitățiiMemorii cache

Abstract

This paper analyzes the recent discovered Meltdown and Spectre present-day hardware commercial CPU security vulnerabilities. The author tries to understand and present the profound intrinsic causes of these hardware vulnerabilities. One main cause consists in the fact that transient instructions - out of order and speculative executed dynamic instructions - processed by the superscalar processors, unfortunately can allocate privileged data in the CPU’s cache. Particularly, user’s speculative instructions involve exception suppression. They can allocate privileged data in the CPU’s cache, too. After this cache access, the secret accessed data can be learned through an attacker’s thread. The author firstly emphasized an open problem, too: in the case of a L1 direct mapped cache instruction access (for example, Pentium 4 case), the corresponding subsequent speculative instructions could facilitate another CPU insecurity niche?

Keywords: Superscalar MicroprocessorOut of Order Instructions ProcessingBranch PredictionSpeculative ProcessingVirtual MemoryHardware Security MechanismsCache Memories

Din același număr